[求助]如何控制bf561的外部总线时钟

利用总线和FPGA进行数据传输，32位地址线16位数据线，传输到FPGA的数据对的，但是读取FPGA过来的数据有点问题，理论上应该是来一个数据产生一个时钟，但是实际中来了几个数据才产生一个时钟，怎么样才能改变总线的读取时钟，让数据对齐，谢谢了

你检查一下FPGA的软件时序，bf561 PPI时钟是外部提供的，FPGA如果不能正常提供时序，就找找FPGA的问题，等FPGA发送时序没有问题了，再调整bf561这边匹配。