近日在使用ADSP-EDU-BF53X开发版的SPORT1时出现异常，经查看原理图后发现SPORT1的RFS1和RSCLK1还同板子上的CPLD进行了连接，而CPLD把这两个引脚拉成了低电平（使用万用表测试同GND相通）造成无法正常接收到时钟和帧同步，想请教下有没有什么办法能把CPLD对应的CMOS SCLK和CMOS FS两个引脚设置成输入或者高阻状态？

因为当初这个板卡在做硬件设计的时候，把SPORT1-CPLD-CMOS摄像头做了一个链路连接，本来是想做一个CMOS摄像头采集并行数据，然后在CPLD里面做一个并转串，再通过串行的SPORT1口进入DSP来做处理，但最后因为一些原因，最终没有做这个应用，于是固化的CPLD代码里就没有把这个相应的引脚做处理了。

目前无法像你说的再对它做输入或者高阻状态。所以还是用SPORT0吧。

你先调一下别的吧，SPORT1的这个问题等长假结束以后，我们把CPLD按照你的要求改一下。