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请教大神:如果DSP+CPLD+SDRAM,CPLD和SDRAM是公用DSP的地址线和数据先的话,怎么实现分时复用而不冲突?
smilingkid(论坛新手)
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请教大神:如果DSP+CPLD+SDRAM,CPLD和SDRAM是公用DSP的地址线和数据先的话,怎么实现分时复用而不冲突?
如果DSP+CPLD+SDRAM,CPLD和SDRAM是公用DSP的地址线和数据先的话,怎么实现分时复用而不冲突?我们的板子是DSP和CPLD公用一块SDRAM

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2013/1/10 21:38:32
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andy(论坛版主)
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SDRAM使用的是同步BANK,采用SMS管脚片选,地址是0~128MB,CPLD是异步BANK,使用ams管脚片选,地址是0x2000 0000 ~0x203f ffff ,虽然地址线和数据线共用,但位于地址不同,不管你怎么设计都不会冲突。

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2013/1/10 22:06:57
smilingkid(论坛新手)
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如果是这样的话,那是不是DSP这边只要配置EBIU_AMBCTL,EBIU_AMGCTL两个寄存器就行了?CPLD那边只要与DSP的setup ,read ,hold等所设定的时间一致就行了?


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2013/1/14 21:01:36
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andy(论坛版主)
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接在异步BANK,只需要配置这两个就行了


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2013/1/15 11:05:42
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请问如果把CPLD当做外部异步的SRAM,那么DSP的project options要进行设置吗?


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2013/1/16 23:56:40
smilingkid(论坛新手)
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请问如果把CPLD当做外部异步SRAM,那么DSP的工程project options需要设置吗?

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2013/1/16 23:59:40
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2013/1/17 0:00:35
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不需要在工程选项中设置,只需要使能异步BANK1接口,然后将CPLD使用的BANK地址映射成指针,直接向该指针地址访问即可。另外注意你的CPLD的时序和EBIU时序需要匹配。


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2013/1/17 0:17:52
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建议将AMS1上加个10K上拉电阻,另外如果33欧信号畸变严重,也可采用0欧。

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2013/1/17 0:19:22
smilingkid(论坛新手)
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可是不知道为什么编译的时候会出现这样的warning :

Warning: External memory is disabled for this region of memory.
Loading: "C:\Users\woods\Desktop\My DSP Codes\demo\Debug\demo.dxe"...
Warning: External memory is disabled for this region of memory.
Load complete.
Warning: External memory is disabled for this region of memory.
Warning: External memory is disabled for this region of memory.

是不是CPLD配置不正确或者没有配置就有这种情况?DSP重启的时候是不是都会自动对外设做一次测试,以确定有什么外设(或者外设是否正常)?


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2013/1/17 16:16:40
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